Статті

Синхронізація на основі опорного сигналу з низьким джиттером для двох радіочастотних передавачів

• 
• 

Рейтинг користувача:  / 0

ГіршийКращий 

Деталі

Категорія: Зміст №4 2026

Останнє оновлення: 24 серпня 2026

Опубліковано: 30 листопада -0001

Перегляди: 1795

Authors:

В. Є. Сокол, orcid.org/0009-0009-9446-2049, Національний технічний університет «Харківський політехнічний інститут», м. Харків, Україна

П. Мурр, orcid.org/0009-0007-4094-0223, Міжнародний університет науки і технологій у Кувейті, м. Ардія, Кувейт

Т. Л. Куртсеітов, orcid.org/0000-0001-6478-6469, Національний університет оборони України, м. Київ, Україна

Р. В. Корольов*, orcid.org/0000-0002-7948-5914, Національний технічний університет «Харківський політехнічний інститут», м. Харків, Україна, e-mail: Ця електронна адреса захищена від спам-ботів. вам потрібно увімкнути JavaScript, щоб побачити її.

* Corresponding author e-mail: Ця електронна адреса захищена від спам-ботів. вам потрібно увімкнути JavaScript, щоб побачити її.

повний текст / full article

Naukovyi Visnyk Natsionalnoho Hirnychoho Universytetu. 2026, (4): 164 - 173

https://doi.org/10.33271/nvngu/2026-4/164

Abstract:

Мета. Розробка блоку синхронізації з низьким джиттером для двох радіопередавачів на основі спільного опорного генератора, виконаного за CMOS-технологією з розподільчою здатністю 0,18 мкм.

Методика. У роботі використані методи схемотехнічного моделювання в середовищі MATLAB/ Simulink із використанням білінійного z-пере­творення для аналізу динаміки петель ФАПЧ. Проєктування топології друкованої плати здійснювалося з урахуванням електродинамічних параметрів (імпеданс 50 Ом, матеріал FR-4) й екстракції RC-параметрів для мінімізації фазової неузгодженості. Експериментальна перевірка проводилася на базі КМОН-технології 0,18 мкм.

Результати. Створена двопетльова архітектура (блок відновлення тактової частоти CDR і фільтр джитера), що забезпечує стабільність сигналу на частоті 1,173 ГГц. Досягнуто рівня фазового шуму –101,52 дБс/Гц при відстрочці 100 кГц і середньоквадратичного джитера (RMS) 3,3 пс для синтезатора та 4,2 пс для вузла CDR. Час захоплення частоти становить 27,3 мкс при споживаній потужності 36 мВт на один вузол.

Наукова новизна. Обґрунтовано використання інноваційної архітектури зарядного насоса (charge pump) з операційним підсилювачем помилки для прецизійного вирівнювання потенціалів вузлів, що мінімізує паразитичні шпори й фазовий зсув. Уперше запропоновано інтеграцію логіки “АБО” безпосередньо в структуру D-тригерів прескалера, що усуває додаткові затримки поширення сигналу та знижує кумулятивний джитер.

Практична значимість. Запропоноване рішення дозволяє відмовитися від складних програмних алгоритмів корекції фазового зсуву в системах Massive MIMO та SDR. Низький рівень джитера (3,3 пс) дає змогу стабільно використовувати високорівневі схеми квадратурної модуляції (до 256 QAM), покращуючи показник модуляційної помилки (EVM) й ефективність радіоканалів наступного покоління.

Ключові слова: фазова когерентність, джиттер, PLL, CDR, TCXO, попередній дільник, синхронізація, формування променю

References.

1. Wojciechowski, A. A., Marcinek, K., & Pleskacz, W. A. (2023). Relative Jitter Measurement Methodology and Comparison of Clocking Resources Jitter in Artix 7 FPGA. Electronics, 2023, 4297. https://doi.org/10.3390/electronics12204297

2. Challagundla, D., Sundarapu, V. K., Bezzam, I., & Islam, R. (2025). TSPC-PFD: TSPC-Based Low-Power High-Resolution CMOS Phase Frequency Detector. arXiv.2508.16933. https://doi.org/10.48550/arXiv.2508.16933

3. Jiang, Y., Yu, Y., Tang, L., Yang, J., Lu, Y., & Yu, Z. (2023). A Low Jitter, Wideband Clock Generator for Multi-Protocol Data Communications Applications. Electronics, 12, 3196. https://doi.org/10.3390/electronics12143196

4. Clark, K. A., Zhou, Z., & Liu, Z. (2024). Clock synchronizing radio access networks to picosecond precision using optical clock distribution and clock phase caching. Journal of Optical Communications and Networking, 16(1), 89-97. https://doi.org/10.1364/JOCN.500459

5. Ghahramani, M., Rajavi, Y., Khalili, A., & Kavousian, A. (2016) Apparatus and method for quadrupling frequency of reference clock. (US Patent App. 14/605,734).

6. Pan, Ch., Shi, Ch., Zhao, G., Liu, B., Huang, L., & Zhang, R. (2022). A 21.3–24.5 Gb/s low jitter PLL-based clock and data recovery circuit with cascode-coupled quadrature LC-VCO. IEICE Electronics Express, 19(24), 1-6. https://doi.org/10.1587/elex.19.20220432

7. Lu, T., Zhigong, W., Hong, X., Xiaohu, H., Yong, X., & Ling, S. (2010). A low-jitter RF PLL frequency synthesizer with high-speed mixed-signal down-scaling circuits. Journal of Semiconductors, 31(5). https://doi.org/10.1088/1674-4926/31/5/055008

8. Analog Devices (2018). LTC6952: Ultralow jitter, 4.5GHz PLL with 11 outputs and JESD204B/C support (Rev. A). Mouser Electronics. https://www.mouser.com/pdfdocs/ltc6952.pdf

9. Tontisirin, S., & Tielert, R. (2007). Gb/s CDR circuit for large synchronous networks. ESSCIRC 2007 ‒ 33 ^rd European Solid-State Circuits Conference, (pp. 528-531). Munich, Germany.
https://doi.org/10.1109/ESSCIRC.2007.4430358

10.      Zhou, Z., Nopchinda, D., Darwazeh, I., & Liu, Z. (2023). Synchronising Clock and Carrier Frequencies with Low and Coherent Phase Noise for 6G. 2023 IEEE Radio and Wireless Symposium (RWS). https://doi.org/10.1109/RWS55624.2023.10046337

11.      Zuo, S., Zhao, J., & Zhou, Y. (2021). A 0.8 V, 5.3–5.9 GHz Sub-Sampling PLL with 196.5 fs_rms Integrated Jitter and −251.6 dB FoM. Sensors, 21, 7648. https://doi.org/10.3390/s21227648

12.      Liu, T. (2022). A 4.9-GHz Low Power, Low Jitter, LC Phase Locked Loop. arXiv.2202.05730. https://doi.org/10.48550/arXiv.2202.05730

13.      Ray, Yu., & Ghosh, A. (2024). A 0.03mm2 100-250MHz Charge-Pump or Amplifier-Less Integrating Sub-Sampling PLL for Ultra-low Power Communication and Computing. arXiv.2410.16310. https://doi.org/10.48550/arXiv.2410.16310

14.      Calvet, D. (2020). Clock-centric Serial Links for the Synchronization of Distributed Readout Systems. IEEE 22 ^nd Real Time Conference, 67(8), 1912-1919. https://doi.org/10.48550/arXiv.2010.14164

15.      Xiao, H., Houpeng, Ch., Zhitang, S., Daolin, C., & Xi, L. (2013). A low jitter PLL clock used for phase change memory. Journal of Semiconductors, 34(2), 025012. https://doi.org/10.1088/1674-4926/34/2/025012

16.      Thool, P., Dhande, J. D., & Sadawarte, Y. A. (2022). A Review on Design and Analysis of Low Power PLL for Digital Applications and Multiple Clocking Circuits. International Journal for Research in Applied Science & Engineering Technology (IJRASET), 10(IV), 178-182. https://doi.org/10.22214/ijraset.2022.41193

17.      Clark, K. A., Htay, Z., Zhou, Z., Kassem, A., Pertoldi, A., Rudin, B., Emaury, F., Darwazeh, I., & Liu, Zx. (2025). Synchronous Clock and RF Carrier Transmission for Radio Access Network Fronthaul. arXiv.2506.05811. https://doi.org/10.48550/arXiv.2506.05811

18.      Pearson, C. (2015). 1.4GHz Low Jitter PLL with Clock Distribution Solves Difficult Clocking Problems: Multi-Clock Synchronization and Data Converter Clocking. LT Journal of Analog Innovation, 17-23. https://www.analog.com/en/resources/technical-articles/low-jitter-pll-with-clock-distribution-solves-difficult-clocking-problems.html

19.      Ashari, Z. M., & Nordin, A.N. (2012). Theoretical modeling and simulation of phase–locked loop (PLL) for clock data recovery (CDR). IIUM Engineering Journal, 12(5). https://doi.org/10.31436/iiumej.v12i5.250

20.      Yevseiev, S., Kuznietsov, O., Biesova, O., Kyrychenko, D., Lukashuk, O., Milevskyi, S., …, & Sobchenko, V. (2021). Development of a method for estimating the effect of transformation of the normalized frequency mismatch function of a coherent bundle of radio pulses on the quality of radar frequency resolution. Eastern-European Journal of Enterprise Technologies, 4(4(112)), 13-22. https://doi.org/10.15587/1729-4061.2021.238155

21.      Shevchenko, V., Syvytsky, Y., Derevianko, Y., Bakaiev, O., Korol, O., Pohasii, S., …, & Komar, O. (2025). Development of a model of the useful effect of the system at different levels of subsystem interchangeability in the problem of optimizing the allocation of a limited resource. Eastern-European Journal of Enterprise Technologies, 5(4(137)), 64-75. https://doi.org/10.15587/1729-4061.2025.342299

22.      Pohasii, S., Holdobin, S., Brynza, N., Vilkhivska, O., Bilotserkivskyi, O., & Samorodov, B. (2024). Management Models for Wireless Communication Channel Interference Monitoring. 2024 8 ^th International Symposium on Multidisciplinary Studies and Innovative Technologies (ISMSIT), Ankara, Turkiye, 1-7. https://doi.org/10.1109/ISMSIT63511.2024.10757190

23.      Yevseiev, S., Milov, O., Milevskyi, S., Voitko, O., Kasianenko, M., Melenti, Y., Pohasii, S., …, & Faraon, S. (2020). Development and analysis of game-theoretical models of security systems agents interaction. Eastern-European Journal of Enterprise Technologies, 2(4(104)), 15-29. https://doi.org/10.15587/1729-4061.2020.201418

24.      Herasymov, S., Olenchenko, V., Yevseiev, S., Milevskyi, S., & Pohasii, S. (2022). Investigation of the Dynamic Filters’ Characteristics for the Analysis of Random Signals During Data Transmission. 2022 IEEE 3 ^rd KhPI Week on Advanced Technology (KhPIWeek), Kharkiv, Ukraine, 1-6. https://doi.org/110.1109/KhPIWeek57572.2022.9916327

• < Попередня
• Наступна >